三防平板定制中的EDA工具在EDA技術(shù)應(yīng)用中占據(jù)著極其重要的位置，EDA的核心是利用計(jì)算機(jī)完成電子設(shè)計(jì)全程自動化，因此基于計(jì)算機(jī)環(huán)境的 EDA 軟件支持是必不可少的。本節(jié)主要介紹當(dāng)今廣泛使用的、以開發(fā)FPGA和CPLD為主的EDA工具。

由于EDA的整個流程涉及不同技術(shù)環(huán)節(jié)，在每個環(huán)節(jié)中必須由對應(yīng)的軟件包或?qū)Ｓ肊DA工具獨(dú)立處理，包括對電路模型的功能模擬、對 VHDL 行為描述的邏輯綜合等，因此單個EDA工具往往只涉及EDA流程中的某一步驟。本節(jié)就以EDA設(shè)計(jì)流程中涉及的主要軟件包為依據(jù)對EDA工具進(jìn)行分類，并給予簡要介紹。EDA工具大致可以分為設(shè)計(jì)輸入編輯器、HDL綜合器、仿真器、適配器（或布局布線器）、下載器（編程器）五種類型。

當(dāng)然這種分類不是絕對的，還有些輔助的EDA工具沒有在上面的分類中。

1．設(shè)計(jì)輸入編輯器

三防平板定制中的設(shè)計(jì)輸入編輯器可以接收不同的設(shè)計(jì)輸入表達(dá)方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形輸入方式及HDL文本輸入方式。在可編程邏輯器件生產(chǎn)廠商提供的EDA開發(fā)工具中，一般都包含設(shè)計(jì)輸入編輯器，如Xilinx的ISE、Altera的MAX+PlusⅡ和QuartusⅡ等。

通常，專業(yè)的 EDA 工具供應(yīng)商也提供相應(yīng)的設(shè)計(jì)輸入工具，這些工具一般與該公司的其他電路設(shè)計(jì)軟件整合，這點(diǎn)尤其體現(xiàn)在原理圖輸入環(huán)境上。由于HDL（包括VHDL、Verilog HDL等）的輸入方式是文本格式，所以它的輸入實(shí)現(xiàn)要比原理圖輸入簡單得多，用普通的文本編輯器即可完成。

2．HDL綜合器

三防平板定制中的由于目前通用的HDL語言為VHDL、Verilog HDL，所以下面介紹的HDL綜合器主要是針對這兩種語言的。三防平板定制中的硬件描述語言誕生的初衷是用于電路邏輯的建模和仿真，但直到Synopsys公司推出了HDL綜合器后，才可以將HDL直接用于電路的設(shè)計(jì)。

HDL綜合器把可綜合的VHDL/Verilog HDL語言轉(zhuǎn)化成硬件電路，一般要經(jīng)過兩個步驟。

（1）HDL綜合器對VHDL/Verilog HDL進(jìn)行分析處理，并將其轉(zhuǎn)成相應(yīng)的電路結(jié)構(gòu)或模塊，這時無須考慮實(shí)際器件的實(shí)現(xiàn)，即完全與硬件無關(guān)，這個過程是一個通用電路原理圖形成的過程。

（2）對實(shí)際實(shí)現(xiàn)的目標(biāo)器件的結(jié)構(gòu)進(jìn)行優(yōu)化，并使之滿足各種約束條件，優(yōu)化關(guān)鍵路徑等。

HDL綜合器的輸出文件一般是網(wǎng)絡(luò)表文件，如EDIF格式（Electronic Design Interchange Format），文件后綴是“.edf”，是一種用于設(shè)計(jì)數(shù)據(jù)交換和交流的工業(yè)標(biāo)準(zhǔn)文件格式的文件，是可直接用VHDL/Verilog HDL語言表達(dá)的標(biāo)準(zhǔn)格式即網(wǎng)絡(luò)表文件，或者是對應(yīng)FPGA器件廠商的網(wǎng)絡(luò)表文件，如Xilinx的XNF網(wǎng)絡(luò)表文件。

由于綜合器只是完成EDA設(shè)計(jì)流程的一個獨(dú)立設(shè)計(jì)步驟，往往會被其他EDA環(huán)節(jié)調(diào)用以完成全部的流程。它的調(diào)用方式一般有兩種：一種是前臺模式，在調(diào)用時顯示的是最常見的窗口界面；另一種是后臺模式或控制臺模式，在調(diào)用時不出現(xiàn)圖形界面，僅在后臺運(yùn)行。HDL綜合器的使用也有圖形和命令行（Shell模式）兩種模式。

3．仿真器

三防平板定制中的仿真器有基于元件（邏輯門）的仿真器和基于 HDL 語言的仿真器兩種，基于元件的仿真器缺乏HDL仿真器的靈活性和通用性，在此主要介紹HDL仿真器。

在 EDA 設(shè)計(jì)技術(shù)中，仿真的地位十分重要。行為模型的表達(dá)、電子系統(tǒng)的建模、邏輯電路的驗(yàn)證，以及門一級系統(tǒng)的測試，每一步都離不開仿真器的模擬檢測。在 EDA 發(fā)展的初期，快速進(jìn)行電路邏輯仿真是當(dāng)時的核心問題，即使在現(xiàn)在，各設(shè)計(jì)環(huán)節(jié)的仿真仍然是整個 EDA 工程流程中最耗時間的一個步驟，因此仿真器的仿真速度、仿真的準(zhǔn)確性、易用性也是衡量仿真器的重要指標(biāo)。三防平板定制中的按仿真器對設(shè)計(jì)語言不同的處理方式分類，可分為編譯型仿真器和解釋型仿真器。

編譯型仿真器的仿真速度較快，但需要預(yù)處理，不便于即時修改；解釋型仿真器的仿真速度一般，但可隨時修改仿真環(huán)境和條件。

按處理的硬件描述語言類型不同，HDL仿真器可分為VHDL仿真器、Verilog仿真器、Mixed HDL仿真器（混合HDL仿真器，可同時處理Verilog HDL與VHDL語言），以及其他HDL仿真器（針對其他 HDL語言的仿真），幾乎各個 EDA廠商都提供基于 Verilog HDL/VHDL的仿真器。

4．適配器（布局布線器）

三防平板定制中的適配器的任務(wù)是完成目標(biāo)系統(tǒng)在器件上的布局布線，適配即結(jié)構(gòu)綜合，通常都是由可編程邏輯器件的廠商提供的專門針對器件開發(fā)的軟件來完成的，這些軟件可以單獨(dú)存在，也可以嵌入在廠商的針對自己產(chǎn)品的集成EDA開發(fā)環(huán)境中。

適配器最后輸出的是各廠商自己定義的下載文件，用于下載到器件中以實(shí)現(xiàn)設(shè)計(jì)。例如，適配器可輸出多種用途的文件，如時序仿真文件、適配技術(shù)報(bào)告文件、面向第三方 EDA 工具的輸出文件、FPGA/CPLD編程下載文件。

5．下載器（編程器）

下載器的功能是把設(shè)計(jì)文件下載到對應(yīng)的實(shí)際器件中，以實(shí)現(xiàn)硬件設(shè)計(jì)。軟件部分一般都是由可編程邏輯器件的廠商提供的專門針對器件下載或編程軟件來完成的。